-
-
카테고리 : 레포트 > 공학,기술계열 파일이름 :[VHDL] Digital stop.hwp 문서분량 : 11 page 등록인 : leewk2547 문서뷰어 : 
한글뷰어프로그램등록/수정일 : 14.04.16 / 14.04.16 구매평가 : 
다운로드수 : 5 판매가격 : 2,000 원
미리보기
- 같은분야 연관자료
-
[전자공학과] VHDL[VHSIC HardwareDescription Language]에 대하여...
10 pages 2000 원 [디지털 회로설계] VHDL을 통한 Gray Code 설계...6 pages 2000 원 [공과기술] VHDL 모델링 및 합성을 통한 3색교통 신호 제어기 설계 / VHDL 모델...5 pages 1800 원 VHDL 모델링 및 합성을 통한 3색교통 신호 제어기 설계...4 pages 1400 원 VHDL의 모든 것...15 pages 1900 원
- 보고서설명
- Digital Stop Watch는 정확하게 시간을 멈출 수 있고, 시간을 숫자로 표시해 주기 때문에 보기 쉬운 장점이 있어 Analog에 비해 활용도가 높고 Digital 시계가 익숙한 현 세대에 더욱 선호되는 편이다. 이번 프로젝트 설계를 통해 학기 동안 배웠던 VHDL 문법을 복습하고, 나아가 더 복잡한 구조를 해석하고 설계할 수 있는 능력을 기를 수 있으며 키트의 세그먼트 활용과 클락 신호를 다루는 능력을 기를 수 있을 것이다.
- 본문일부/목차
- 설계 구조
소스 자료 검색
코딩
시뮬레이션 분석
보고서 작성
3. 수행 내용
▼ 프로젝트 소개
- 키트의 Segment에 시간을 Display하고, Button switch로 control
- 시간, 분, 1/100초 단위까지 있어서 세밀하게 시간을 측정할 수 있다
▼ 사용된 툴과 키트 소개
- 사용 툴 : Quartus2
- 키트 : HBE-COMBO2[FPGA] > Cyclone2 (EP2C35F672C8N)
▼ 핵심 알고리즘과 간략한 구조 소개
- 4개의 주요 회로를 컴포넌트 문으로 결합하여 사용
▼ 구현된 프로그램 소스 소개
Entity 입출력 포트 선언
entity stopwatch is
port( clk : in std_logic;-- 1kHz
- 연관검색어
- VHDL
구매평가
| 구매평가 기록이 없습니다 |
- 보상규정 및 환불정책
-
· 해피레포트는 다운로드 받은 파일에 문제가 있을 경우(손상된 파일/설명과 다른자료/중복자료 등) 1주일이내 환불요청 시
환불(재충전) 해드립니다. (단, 단순 변심 및 실수로 인한 환불은 되지 않습니다.)
· 파일이 열리지 않거나 브라우저 오류로 인해 다운이 되지 않으면 고객센터로 문의바랍니다.
· 다운로드 받은 파일은 참고자료로 이용하셔야 하며,자료의 활용에 대한 모든 책임은 다운로드 받은 회원님에게 있습니다.
저작권안내
보고서 내용중의 의견 및 입장은 당사와 무관하며, 그 내용의 진위여부도 당사는 보증하지 않습니다.
보고서의 저작권 및 모든 법적 책임은 등록인에게 있으며, 무단전재 및 재배포를 금합니다.
저작권 문제 발생시 원저작권자의 입장에서 해결해드리고 있습니다. 저작권침해신고 바로가기
보고서의 저작권 및 모든 법적 책임은 등록인에게 있으며, 무단전재 및 재배포를 금합니다.
저작권 문제 발생시 원저작권자의 입장에서 해결해드리고 있습니다. 저작권침해신고 바로가기
