디지털논리회로 - VHDL을 이용한 inertial delay와 transport delay 확인 [새창] →미리보기

[공학,기술계열] 등록일: 2014/06/05 | 등록자: leewk2547 | 판매가격: 2,000 원

Title: VHDL을 이용한 inertial delay와 transport delay 확인 2. purpose: 작성한 vhdl code와 시뮬레이션 결과를 첨부하고, inertial delay와 transport delay의 차이점에 주목하여 결과를 비교한다. 3. Theory

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[전자공학과] VHDL[VHSIC HardwareDescription Language]에 대하여 [새창] →미리보기

[공학,기술계열] 등록일: 2013/07/30 | 등록자: leewk2547 | 판매가격: 2,000 원

단점 5. 하드웨어 디자인과 프로그래밍 언어적 디자인 6. 제품제작에 VHDL이 쓰이는 과정 7. VDHL의 규칙 8. VDHL용어의 정의와 표현 9. VHDL 예약어 / 키워드 10. VHDL 주석 11. VDHL 식별어 12. VDHL 기본구성과...

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[디지털 회로설계] VHDL을 통한 Gray Code 설계 [새창] →미리보기

[공학,기술계열] 등록일: 2013/07/30 | 등록자: leewk2547 | 판매가격: 2,000 원

1. 제목 : VHDL을 통한 Gray Code 설계 2. 개요 : 1) 목적 : Karnaugh map을 이용하여 Gray code를 설계하고 검증하여, Quartus2와 Karnaugh map을 통한 minimization에 대한 이해도를 높인다.

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[공과기술] VHDL 모델링 및 합성을 통한 3색교통 신호 제어기 설계 / VHDL 모델 [새창] →미리보기

[공학,기술계열] 등록일: 2009/05/18 | 등록자: lspeirs | 판매가격: 1,800 원

VHDL 모델링 및 합성을 통한 3색교통 신호 제어기 설계 목차 1. ...

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VHDL 모델링 및 합성을 통한 3색교통 신호 제어기 설계 [새창]

[공학,기술계열] 등록일: 2007/05/50 | 등록자: CPIA_lovecs | 판매가격: 1,400 원

VHDL모델링 VHDL 교통신호제어 TLC / ()

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VHDL의 모든 것 [새창]

[공학,기술계열] 등록일: 2007/05/50 | 등록자: CPIA_powers | 판매가격: 1,900 원

컴구조회로설계 논리설계컴퓨터구조 VHDL / ()

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[VHDL] Digital stop watch[디지털 스톱 워치] 설계 소스 - 키트와 쿼터스를 이용 [새창] →미리보기

[공학,기술계열] 등록일: 2014/04/16 | 등록자: leewk2547 | 판매가격: 2,000 원

높고 Digital 시계가 익숙한 현 세대에 더욱 선호되는 편이다. 이번 프로젝트 설계를 통해 학기 동안 배웠던 VHDL 문법을 복습하고, 나아가 더 복잡한 구조를 해석하고 설계할 수 있는 능력을 기를 수 있으며 키트의...

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[디지털시스템] VHDL을 이용하여 ALU[Arithmetic logic unit]을 설계 [새창] →미리보기

[공학,기술계열] 등록일: 2012/06/13 | 등록자: leewk2547 | 판매가격: 1,800 원

산술논리 연산장치 ALU는 중앙처리장치의 일부로서 컴퓨터 명령어 내에 있는 연산자들에 대해 연산과 논리동작을 담당한다. 일반적으로 ALU는 입력된 연산자와, 현재 더해지고 있는 연산자, 누산기에 저장된 결과,...

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복잡한 회로 설계 - [VHDL] 4비트 가산기 설계 [새창] →미리보기

[공학,기술계열] 등록일: 2014/04/16 | 등록자: leewk2547 | 판매가격: 1,500 원

4비트 가산기는 4비트인 2개의 입력신호를 더하는 역할을 한다. 예를 들어 1011 + 1100 = 10111이다. 기본적인 4비트 병렬 가산기는 4개의 전가산기로 구성된다. 두 개의 입력 신호는 , 로 주어지며, 각 가산기의...

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논리게이트 - VHDL 설계 언어 실습 [새창] →미리보기

[공학,기술계열] 등록일: 2014/01/19 | 등록자: leewk2547 | 판매가격: 2,000 원

library ieee; use ieee.std_logic_1164.all; entity andgate is port( sw1 : in std_logic; sw2 : in std_logic; led : out std_logic); end andgate; architecture sample of andgate is begin led <= sw1 and...

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VHDL 설계 언어 실습(문법적용) [새창] →미리보기

[공학,기술계열] 등록일: 2014/01/19 | 등록자: leewk2547 | 판매가격: 2,000 원

library ieee; use ieee.std_logic_1164.all; entity logic1 is port(a,b,c :in bit; y :out bit); end logic1; architecture sample of logic1 is signal w, x : bit; begin no1: process(a,b) begin if (a=1)...

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[공학] 스탑워치 VHDL 설계 [새창] →미리보기

[공학,기술계열] 등록일: 2013/09/25 | 등록자: leewk2547 | 판매가격: 2,000 원

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity stop is PORT( CLK : in std_logic; SW_A : in std_logic; SW_B : in std_logic; SW_C : in...

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vhdl doorlock(레포트) [새창] →미리보기

[공학,기술계열] 등록일: 2013/05/29 | 등록자: heachel12 | 판매가격: 500 원

reset은 sw17, sw0는 상승엣지 때마다 버튼 잠금이 풀렸다 잠겼다함. key3로 세그먼트값 증가 state별 비밀번호 일치시 다음 state로 넘어감 7-세그먼트는 좌측부터 시작함. SW17을 올리면 reset이 되어 s0로...

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[전자전기] 논리회로실험 - FSM 자판기설계 VHDL을 이용한 실험 결과 보고서 / FPGA [새창] →미리보기

[공학,기술계열] 등록일: 2009/11/04 | 등록자: february | 판매가격: 1,000 원

FPGA기반 보드에서의 LED 동작 설계 ※ LED 동작 1. 블록다이...

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VHDL언어와 스파르탄보드를 이용한 디지털시계제작 [새창] →미리보기

[공학,기술계열] 등록일: 2013/01/21 | 등록자: taek3643 | 판매가격: 15,000 원

VHDL언어와 자일링스사의 스파르탄보드를 이용한 디지털시계제작 레포트입니다. 모든 소스코드는 LCD파일에 들어있습니다. A+를 맞은 자료입니다.

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