해피레포트 - 디지털논리회로 - VHDL을 이용한 inertial delay와 transport delay 확인

카테고리 : 레포트 > 공학,기술계열 파일이름 :디지털논리회로 - VHDL을 이용한.doc 문서분량 : 6 page 등록인 : leewk2547 문서뷰어 : MS-워드뷰어프로그램 등록/수정일 : 14.06.05 / 14.06.05 구매평가 : 다운로드수 : 1 판매가격 : 2,000 원

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보고서설명
1. Title: VHDL을 이용한 inertial delay와 transport delay 확인 2. purpose: 작성한 vhdl code와 시뮬레이션 결과를 첨부하고, inertial delay와 transport delay의 차이점에 주목하여 결과를 비교한다. 3. Theory

본문일부/목차
일반적인 반도체 소자에 대한 값 전달 상태를 살펴보면 대개 반도체 소자에 의한 Delay 보다 작은 입력 값의 변화가 발생하면 이를 무시하게 된다(Inertial Delay). Transport Delay는 이러한 반도체 소자의 특성을 무시한 입력 변화를 그대로 전달하는 방식이며, Gate Delay는 일반 반도체 소자도 그 내부에 더 작은 소자들로 이루어졌다는 가정 하에 Delay를 더 작게 나눈 것이다. <그림8. delay의 종류> 우리가 다룬 것은 Inertial Delay와 Transport Delay이다. 먼저 그림4을 확대해 보면 와 같이 맨 아래의 x’와 중간의 delay된 x’(=y) 값이 2ns의 차이만 보일 뿐 delay length보다 짧은 1ns의 signal에도 출력을 변화시키는 것을 볼 수 있다. delay보다 작은 입력 값도 모두 출력으로 나왔으므로 transport delay라고 볼 수 있다(VHDL 구문: y <= transport not_out after 2 ns;). 그에 비해 그림6를 보면 와 같이 맨 아래의 x’와 중간의 delay된 y 값이 2ns의 차이를 보이며 delay length보다 짧은 1ns의 signal에는 출력을 내보내지 않음을 확인할 수 있다(빨간 동그라미 부분). delay보다 작은 입력 값을 무시했으므로 inertial delay라고 볼 수 있다(VHDL 구문: y <= inertial not_out after 2 ns;). 작지만 다른 입력 값을 지니는 부분을 무시하기 때문에 출력 값이 원래 나와야 할 값과 크게 달라지게 되고 바로 이 부분이 회로에서 오작동을 일으키는 것이다(fanout constraint).

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