해피레포트 - 복잡한 회로 설계 - [VHDL] 4비트 가산기 설계

카테고리 : 레포트 > 공학,기술계열 파일이름 :복잡한 회로 설계 - [VHDL] 4.hwp 문서분량 : 6 page 등록인 : leewk2547 문서뷰어 : 한글뷰어프로그램 등록/수정일 : 14.04.16 / 14.04.17 구매평가 : 다운로드수 : 3 판매가격 : 1,500 원

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보고서설명
4비트 가산기는 4비트인 2개의 입력신호를 더하는 역할을 한다. 예를 들어 1011 + 1100 = 10111이다. 기본적인 4비트 병렬 가산기는 4개의 전가산기로 구성된다. 두 개의 입력 신호는 , 로 주어지며, 각 가산기의 캐리 출력은 다음 상위 가산기의 캐리 입력이 된다.

본문일부/목차
LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY adder4 IS PORT (A1, B1, A2, B2, A3, B3, A4, B4 : in std_logic; -- 2개의 입력포트 선언 CIN : in std_logic; -- Input Carry COUT : out std_logic; -- Output Carry SUM : out std_logic_vector(4 downto 1)); END adder4; -- 내림차순으로 4개의 SUM 출력 포트 선언 ARCHITECTURE sample OF adder4 IS SIGNAL carry1, carry2, carry3 : std_logic; -- 4개의 Bit Adder 사이에 있는 3개의 출력캐리신호를 선언 -- 첫 번째 출력캐리가 다음 가산기의 입력캐리가 된다 component bitadder port (A1, B1, CIN : IN std_logic; COUT, SUM1 : OUT std_logic); END component; -- 컴포넌트의 Bit Adder 내부신호포트 선언 BEGIN -- 컴포넌트 사례화문 add1 : bitadder port map (A1, B1, CIN, carry1, SUM(1)); add2 : bitadder port map (A2, B2, carry1, carry2, SUM(2)); add3 : bitadder port map (A3, B3, carry2, carry3, SUM(3)); add4 : bitadder port map (A4, B4, carry3, COUT, SUM(4)); END sample; -- 형식 매개변수와 실제 매개변수가 순차적으로 연결된다

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