해피레포트 - 디지털 회로설계 - 고속 동작 곱셈기 설계

카테고리 : 레포트 > 공학,기술계열 파일이름 :디지털 회로설계 - 고속 동작 곱셈기.hwp 문서분량 : 9 page 등록인 : leewk2547 문서뷰어 : 한글뷰어프로그램 등록/수정일 : 13.07.30 / 13.07.30 구매평가 : 다운로드수 : 1 판매가격 : 2,000 원

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보고서설명
고속 동작 곱셈기의 설계를 통해 곱셈 과정을 이해하고 곱셈기 구현을 위한 여러 가지 기법들을 익히며 설계 흐름을 숙지한다. 또한 VHDL을 사용한 sequential circuit의 description 방법을 익히고 동작 확인 과정을 통해 simulation tool의 사용법을 익힌다.

본문일부/목차
입출력값은 2s complement를 적용하는데, 곱셈으로 인하여 입력되는 bit보다 두 배로 증가하는 bit 수를 고려하여 output의 bit를 정하고, multiplier의 끝자리 수에 multiplicand를 곱하여 각 자리에 해당하는 partial product를 생성해낸다. 한 번의 과정이 끝날 때마다 multiplier와 result를 1bit씩 right shift함으로써 모든 자리에 해당하는 partial products의 합을 구할 수 있다. Shift-and-add는 단순하고 이해하기 쉬운 방법이지만 연산 과정이 길어지게 되어 비경제적이다. 이러한 문제점을 고안하기 위해 booth algorithm이 고안되었는데, 따라서 그 목표는 partial products의 숫자를 줄임으로써 연산 과정과 시간을 줄이는 것이다. 연속되는 숫자의 형태에 따라 partial products를 구하면 되는데, multiplier의 맨 끝에 가상의 0을 붙여주고 1bit씩 overlap되게 하여 3-bit의 형태를 보면 된다. 이렇게 각각의 partial product를 구하여 shift하고 더하여 주면 그 결과값을 구할 수 있는데, 이 booth algorithm을 이용하여 계산함으로써 partial products의 숫자를 Shift-and-add의 반으로 줄일 수 있다. 또한 양수나 음수 모두에 적용할 수 있기 때문에 경제적인 방법이라 할 수 있다.

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