해피레포트 - [Verilog프로그래밍] 동기식 counter

카테고리 : 레포트 > 공학,기술계열 파일이름 :[Verilog프로그래밍] 동기식 c.hwp 문서분량 : 3 page 등록인 : leewk2547 문서뷰어 : 한글뷰어프로그램 등록/수정일 : 13.04.25 / 13.04.25 구매평가 : 다운로드수 : 0 판매가격 : 2,000 원

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보고서설명
1. 목적 지금까지 배운 Verilog에 대한 지식을 활용하여 여러 가지 순차회로를 설계함 2. 기초지식 - 여러 가지 순차회로에 대한 동작 이해 레지스터

본문일부/목차
매 클럭마다 정해진 손서에 따라서 상태값이 변하는 레지스터를 말한다. 클럭에 따라 변하면 동기식 카운터 그렇지 않으면 비 동기식 카운터라고 한다. 이번 숙제의 경우 아래의 동작을 해야한다. reset load enable 동작 1 x x reset (출력 0) 0 1 x parallel load 0 01 count (증가) 0 00 변화없음 parallel load는 병렬 로드로 기존 값에 상관 없이 data값을 그대로 출력하는 것을 말하고 count는 주어진 진수에 맞추어 reset0이고 load0 enable1일 때 증가한다. 제어신도 모두가 0일 때는 변화 없다. - 동기 제어신호와 비동기 제어신호에 대한 이해 보통은 clock이 상승에지이냐 하강에지이냐에 따라서 출력값들이 영향을 받도록 설계를 한다. 컨트롤이 편하기 때문이다. 카운터를 예로들어 설명하겠다. 카운터의 모든 상태가 클럭에 따라서만 변하면 이것은 동기식 카운터 그렇지 않으면 비 동기식 카운터라고 한다.

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