해피레포트 - verilog 시계[디지털 논리 회로]

카테고리 : 레포트 > 공학,기술계열 파일이름 :verilog 시계[디지털 논리 회로.hwp 문서분량 : 15 page 등록인 : leewk2547 문서뷰어 : 한글뷰어프로그램 등록/수정일 : 12.05.17 / 12.05.17 구매평가 : 다운로드수 : 3 판매가격 : 2,200 원

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보고서설명
모듈 및 시뮬레이션 1. 기본 시계 제작 (0.1초~1분단위, 스탑워치) 2. hour 단위 구현을 위한 testbench & module -시뮬레이션 하는데 시간이 걸려 분단위 이상은 구현이 힘들어 별도의 module을 사용하여 구현하였습니다.

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timescale 100ns/1ns module timer_go (c1k,reset,comma_a,sec_b,sec_a,min_b,min_a,hour_b,hour_a,night_a,c1k_b,c1k_c); input c1k,reset; output [5:0] comma_a, sec_b, min_b, hour_b; output [4:0] sec_a, min_a; output [2:0] hour_a; output [3:0] night_a; output c1k_c; output [17:0] c1k_b; reg [5:0] comma_a, sec_b, min_b, hour_b; reg [4:0] sec_a, min_a; reg [2:0] hour_a; reg [3:0] night_a; reg c1k_c; reg [17:0] c1k_b; initial begin comma_a=0; sec_a = 0; sec_b = 0; min_a = 0; min_b = 0; hour_a = 0; hour_b = 0; night_a = 4hA; c1k_b = -1; c1k_c = 0; end always @ (posedge c1k or posedge reset) begin if (c1k_b == 18d99999) begin c1k_b <= 0; c1k_c <= 1; end else begin c1k_b <= c1k_b + 1; c1k_c = 0; end end

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