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[전자전기] 논리회로 실험 - RAM VHDL을 이용한 실험 결과 보고서 / 메모리 설계
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[전자전기] RAM_VHDL을 이용한 실험 결과보고서.hwp
- 등록인 february
- 등록/수정일 09.11.04 / 09.12.05
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- 본문일부/목차
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※ 실험내용
§ RAM(Random Access Memory) 설계
RAM 블록도
1) RAM Size=주소 개수×데이터 비트 수
2) CE active-low동작
3) RD active-low동작.
4) WR active-low동작.
5) Read Operation
CE=‘0’,RD=‘0’,WR=‘1’
6) Write Operation
CE=‘0’,RD=‘1’,WR=‘0’
※ RAM
※ Source Code
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity RAM is
port ( ce_n in std_logic;
rd_n in std_logic;
wr_n in std_logic;
addr in std_logic_vector(3 downto 0);
in_data in std_logic_vector(3 downto 0);
out_data out std_logic_vector(3 downto 0)
);
end RAM;
architecture rtl of RAM is
subtype wtype is std_logic_vector(3 downto 0); -- wtype이라는 subtype width 결정
type mem_type is array(0 to 15) of wtype; -- depth 범위 지정
signal memory mem_type =(`0001`,`0011`,`0101`,`0111`,`1001`,`1011`,`1101`,`1111`,`0000`,
`0010`,`0100`,`0110`,`1000`,`101...
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