해피레포트 - [전자전기] or gate VHDL을 이용한 실험 결과 보고서 / OR gat

카테고리 : 레포트 > 공학,기술계열 파일이름 :[전자전기] or_gate_VHDL을 이용한 실험 결과보고서.hwp 문서분량 : 3 page 등록인 : february 문서뷰어 : 한글뷰어프로그램 등록/수정일 : 09.11.04 / 11.04. 구매평가 : 다운로드수 : 0 판매가격 : 500 원

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OR-gate 설계 ƒ. 실험내용 ■ Schematic & Truth Table ABX000011101111 1) OR gate 설계 (Data-flow modeling) 2) OR gate 설계 (Behavioral Modeling) „. 주의사항 입출력 포트명은 그림에 표기된 것을 따름. …. 보고서 작성요령 1)작성내용 1. HDL코드 2. 테스트벤치코드 3. 결과파형 †. 보고서 제출요령 1) 제출방법 제출처 이메일 이승훈 조교 lsh2080@vada.skku.ac.kr 2) 메일 제목 [논리회로설계실험_1조_실험일(080325)]실험보고서 제출 3) 파일 명 논리회로설계실험_1조_보고서.hwp 4) 워드 --- 기본적으로 글 사용 5) 제출기한 실험하는 주 금요일 24 00까지 ‡ . 주의사항 1) 코드는 항상 보고서에 기입할 것. 코드 캡쳐는 허용하지 않겠음. 2) 진리표 방식의 코드 방식은 감점 대상임.(충분히 동작을 이해하고 설계할 것) ※ CODEƒ) Data Flow library ieee; use ieee.std_logic_1164.all; entity or_gate1 is port ( a in std_logic; b in std_logic; y out std_logic); end or_gate1; architecture dataflow of or_gate1 is begin y = a or b; end dataflow; „) Behavioral Flow library ieee; use ieee.std_logic_1164.all; entity or_gate2 is port ( a i...

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