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[전자전기] 논리회로실험 - full half adder VHDL을 이용한 실험 결과 보고서
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[전자전기] full_half_adder_VHDL을 이용한 실험 결과보고서.hwp
- 등록인 february
- 등록/수정일 09.11.04 / 09.12.05
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ƒ. 실험내용
1) 반가산기(Half Adder) Behavioral Modeling
2) 전가산기(Full Adder) Structural Modeling( OR gate + Half Adder )
3) 전가산기 Behavioral Modeling
„. 주의사항
1) 입출력 포트명은 그림에 표기된 것을 따름.
2) entity 네임과 파일 명을 동일하게 할 것.
3) 코드는 항상 보고서에 기입할 것. 코드 캡쳐는 허용하지 않겠음.
4) 진리표 방식의 코드 방식은 감점 대상임.(충분히 동작을 이해하고 설계할 것)
…. 보고서 작성요령
1)작성내용 1.HDL코드 2.테스트벤치코드 3. 결과파형
※ Half Adder
library ieee;
use ieee.std_logic_1164.all;
entity halfadder is
port( x in std_logic;
y in std_logic;
c out std_logic;
s out std_logic
);
end halfadder;
architecture behave of halfadder is
begin
process(x,y)
begin
if x=`1` and y=`1` then
c =`1`;
s =`0`;
elsif x=`1` or y=`1` then
c =`0`;
s =`1`;
else
c =`0`;
s =`0`;
end if;
end process;
end behave;
※ Half Adder TestBench Code
...
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