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[전자전기] 논리회로실험 - d-ff & register VHDL을 이용한 실험 결과 보고서
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[전자전기] d_ff_&_register_VHDL을 이용한 실험 결과보고서.hwp
- 등록인 february
- 등록/수정일 09.11.04 / 09.12.05
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- 본문일부/목차
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ƒ. 실험내용
1) D-FF(FlipFlop) 설계 (Behavioral Modeling)
D-FlipFlop의 블록도 D-FlipFlop의 타이밍도
DCLKQQ+0↑X01↑X1
D- FlipFlop의 Truth Table
2) 8bit Register 설계 (Behavioral Modeling)
RSTCLKDQ+0XX01↑DD
8bit Register의 블록도 8bit Register의 Truth Table
※ Source Code
library ieee;
use ieee.std_logic_1164.all;
entity dff is
port( clk in std_logic;
d in std_logic;
q out std_logic
);
end dff;
architecture arch of dff is
begin
process(clk)
begin
if(clk`event and clk=`1`) then
q =d;
end if;
end process;
end arch;
※ TestBench Code
library ieee;
use ieee.std_logic_1164.all;
entity tb_dff is
end tb_dff;
architecture testbench of tb_dff is
signal clk std_logic =`1`;
signal d std_logic;
signal q std_logic;
component dff port( clk in std_logic;
d in std_logic;
q out std_logic
...
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