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카테고리 : 레포트 > 공학,기술계열 파일이름 :[전자전기] 7_SEG_VHDL을 이용한 실험 결과보고서.hwp 문서분량 : 3 page 등록인 : february 문서뷰어 : 
한글뷰어프로그램등록/수정일 : 09.11.04 / 09.12.05 구매평가 : 
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- 보고서설명
- 7-Segment 제어기 설계 1. 실험내용 구분seg_selMSB -...
- 본문일부/목차
- 7-Segment 제어기 설계
1) UCF 설정을 다음과 같이 한다.
NET `CLK_4M` LOC = `p79`;
NET `RSTB` LOC = `p205` ;
NET `SEG 0 ` LOC = `p39` ; #G
.....
2) 시뮬레이션시 클럭 카운트의 최대값은 4
500Hz로 동작하도록 분주시킨다. (클럭 카운트의 최대값은 3999)
1Hz로 동작하도록 분주시킨다. (클럭 카운트의 최대값은 1999999)
3) DIGIT는 순환식 시프트 레지스터를 이용하여 사용
DIGIT = DIGIT(0) & DIGIT (5 downto 1);
4) 세그먼트 동작 구성은 case문을 사용
※ Source
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
...
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