해피레포트 - [정보통신] vhdl을 이용한 디지털시계 소스(lcd,led,도트매트릭스,스탑워치,수정기능)포함 완벽

카테고리 : 레포트 > 공학,기술계열 파일이름 :watch소스.hwp 문서분량 : 50 page 등록인 : redmoonsky77 문서뷰어 : 한글뷰어프로그램 등록/수정일 : 07.12.08 / 07.12.08 구매평가 : 다운로드수 : 17 판매가격 : 3,000 원

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여러가지 기능을 포함한 디지털시계 소스입니다 컴파일 이상없구요 구매하시분중 궁금한거나 pt자료가 필요하시면 redmoonsky77@hanmail.net<<<멜 주시면 자료랑 답변 드립니다 단락마다 따로 복사해서 옴겨 컴파일하시면됩니다 *주의사항(컴파일시 엔티티 이름과프로젝트 네임이 같아야합니다)

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library ieee; use ieee.std_logic_1164.all; entity watch_seg is port (clk : in std_logic; sw_mode : in std_logic; sw_f1 : in std_logic; sw_f2 : in std_logic; seg_data : out std_logic_vector (7 downto 0); seg_com : out std_logic_vector (7 downto 0); led_mode : out std_logic_vector (3 downto 0); l_mode : in std_logic_vector(1 downto 0); e, rw : out std_logic; rs_out : out std_logic; data : out std_logic_vector(7 downto 0); sun : in std_logic; dot_horizon : out std_logic_vector (0 to 13); dot_vertical : out std_logic_vector (0 to 9)); end watch_seg; architecture a of watch_seg is component watch port (clk : in std_logic; mode : in integer range 4 downto 0; sw_f1 : in std_logic; sw_f2 : in std_logic; hour : out integer range 23 downto 0; minute : out integer range 59 downto 0; second : out integer range 59 downto 0; sec_hun : out integer range 99 downto 0); end component; component dec2seg1 port(number : in integer range 23 downto 0; seg_ten : out std_logic_vector (6 downto 0); seg_one : out std_logic_vector (6 downto 0));

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