해피레포트 - VHDL에 관하여

카테고리 : 레포트 > 기타 파일이름 :VHDL.hwp 문서분량 : 21 page 등록인 : CPIA_lovecs 문서뷰어 : 한글뷰어프로그램 등록/수정일 : 07.05.50 / 09.12.29 구매평가 : 다운로드수 : 0 판매가격 : 3,500 원

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1. Entity 2. Architecture 3. Component Instantiation 4. Configuration 5. Concurrent Statement 6. Sequential Statement 7. Delay Modeling 8. Operator 9. Block & Scope Rule 10. Attribute VHDL을 사용하여 하드웨어를 표현하기 위한 기본 구성은 Entity와 Architecture으로 나눌수 있으며 entity는 하드웨어의 인터페이스를 정의하며 architecture는 하드웨어를 내부를 표현하는 부분이다. Entity는 설계하고자 하는 회로의 외부적인 관점을 표현한다. 즉 Entity는 밖에서 보여지는 입출력 인터페이스와 그 이름을 정의하고 검사와 동작에 필요한 parameter을 선언한다. 따라서 앞에서 설명한 바와 같이 회로의 동작은 전혀 표현하지 않고 입출력과 같은 외부적인 것만을 고려하고 회로의 내부적인 구조나 연결 등을 고려할 필요가 없는 것이다. 여기서 선언한 entity를 가지고 architecutre를 사용하여 하드웨어의 동작을 여러 가지로 표현할수 있는 것인데 이는 2장에서 다룬다. Entity의 형식은 다음과 같다.

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