해피레포트 - 저항의 합성 및 KCL/KVL 법칙 전기회로 실험 및 설계 실험(2) 4주차 결과보고서

카테고리 : 레포트 > 공학,기술계열 파일이름 :전기회로 실험 및 설계 실험(2) 4.hwp 문서분량 : 8 page 등록인 : wjdtjq200 문서뷰어 : 한글뷰어프로그램 등록/수정일 : 20.09.21 / 20.09.21 구매평가 : 다운로드수 : 0 판매가격 : 1,900 원

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보고서설명
그림과 같이 DC power supply를 이용하여 과 를 구현한다. , , , , 기존 실험에서는 2.4을 사용했지만 실험 저항 2.2을 사용했다. 중첩의 원리를 확인하는 실험이고 이 실험에서는 전압원 두 개를 이용하여 각각의 전압원을 한 개씩 SHORT 했을 때의 각 저항에 흐르는 전류의 값의 합이 SHORT시키지 않았을 때 흐르는 전류와 같음을 확인한다. 왼쪽 표는 각 저항과 입력전압에 대한 오차를 나타낸 표이고 오른쪽은 각 저항에 흐르는 전류와 걸리는 전압의 이론값과 측정값이다.

본문일부/목차
첫 번째 실험은 중첩의 원리를 저항회로에서 확인하는 실험이었다. 중첩의 원리는 각 전압원이 회로에 흐르게 하는 전류와 걸리는 전압을 각각 더하면 두 개가 동시에 존재할 때의 값과 같게 되는 것을 말하는데 이는 전기회로이론(2)에서 다른 주파수의 전압원에 대하여도 똑같이 작용한다. 실험 매뉴얼에서는 2.4을 사용했지만 나는 을 사용했다. 그럼에도 불구하고 2.4로 구한 이론값과 오차가 그렇게 크지 않았고 2.4저항을 사용했더라면 오차를 더 줄일 수 있었을 것이다. 측정시 Multi-meter의 내부저항과 저항의 공정상의 오차로 인하여 오차가 생겼지만 이러한 오차를 고려하더라도 중첩의 원리를 확인하는 것에는 문제가 없었다. 실험시 중요한 점은 바로 만 존재할 때의 전류의 방향인데 매뉴얼 그림에서 방향을 기준으로 했을 때 반대로 전류가 흐르게 되고 따라서 –부호가 붙게 됨을 확인할 수 있었다. 이에 유의하여 양수를 더하느냐 음수를 더하느냐에 따라 결과가 달라지기 때문에 이에 유의하여야 했다.

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