해피레포트 - 디지털논리회로 - 고속 동작 곱셈기 설계

카테고리 : 레포트 > 공학,기술계열 파일이름 :디지털논리회로 - 고속 동작 곱셈기.doc 문서분량 : 7 page 등록인 : leewk2547 문서뷰어 : MS-워드뷰어프로그램 등록/수정일 : 14.06.05 / 14.06.05 구매평가 : 다운로드수 : 0 판매가격 : 2,000 원

미리보기

같은분야 연관자료
디지털발표 디지털 논리회로 및 실습Term Project.ppt... 10 pages 1500 원

디지털 논리회로 설계 및 실습 - 논리 프로브 구성 결과 보고서... 4 pages 2000 원

디지털논리회로 - VHDL을 이용한 inertial delay와 transport delay 확인... 6 pages 2000 원

디지털논리회로 실습 보고서 - 코드 변환기... 5 pages 2000 원

디지털논리회로 실습 보고서 - 인코더와 디코더... 5 pages 2000 원

보고서설명
1. 제목: 고속 동작 곱셈기 설계 2. 목적 고속 동작 곱셈기의 설계를 통해 곱셈 과정에 있어서 shift and add를 이해하고 곱셈기 구현을 위한 여러 가지 기법들을 익히며 sequential circuit의 설계 흐름을 숙지한다. 또한 VHDL을 이용한 곱셈기 설계를 통해 VHDL을 이용한 sequential circuit의 description 방법을 익히고 동작 확인 과정을 통해 simulation tool의 사용법을 익힌다. 3. 목표 및 기준 설정

본문일부/목차
(1) 분석 -Booth 알고리듬에 대한 이해 이 알고리즘은 2의 보수 숫자에 대해 직접 작용한다. 즉, 양수와 음수 사이의 변환이 필요 없다. 이 알고리즘은 앞의 알고리즘과 마찬가지로 승수의 각 비트를 조사하고, 알고리즘이 조사하는 각 비트에 대해 결과를 오른쪽으로 1비트 시프트 시킨다. 그러나 이 알고리즘은 승수에 있는 1에 대하여 데이터를 더하는 것이 아니라, 1의 문자열에 있는 첫 번째 1에 대하여 뺄셈을 수행하고, 문자열의 마지막 1에 대하여는 덧셈을 수행한다. 이렇게 하는 이유는 1의 문자열이 두 값의 차이로서 취급되기 때문이다. 예를 들어, 이 알고리즘은 곱 1011(-5)*0111(7)을 1011(-5)*1000-0001(7)로 취급한다. 물론 이 둘은 동일한 결과를 산출한다. 최하위 비트부터 조사해가면서 승수의 1 을 처음 만나게 되면 피승수를 부분곱으로 뺀다. 승수의 0 의 string 에서 처음 0 을 만나게 되면 피승수의 부분곱에 더한다. 승수에서 이전의 bit 가 나오면 부분곱은 바뀌어 지지 않는다. -Booth 알고리듬의 구현을 위한 구조와 설계 기법 분석 양의 정수 곱과 마찬가지로 곱할 수의 각 비트를 하나씩 검사한다. Booth 알고리즘에서는 현재 비트와 Q-1 비트를 함께 검사한다. 만약 두 비트가 같으면 오른쪽 이동만 하고, 다르면 곱해질 수를 A에 더하거나(01) A로부터 곱해질 수를 뺀다(10). 여기서 이동은 산술 이동(arithmetic shift)을 한다. 산술 이동을 하면 최상위 비트는 그 값을 유지한다. 이것은 중간 결과 값의 부호를 유지하기 위해 필요하다.

연관검색어
디지털논리회로

구매평가

구매평가 기록이 없습니다

보상규정 및 환불정책
· 해피레포트는 다운로드 받은 파일에 문제가 있을 경우(손상된 파일/설명과 다른자료/중복자료 등) 1주일이내 환불요청 시
환불(재충전) 해드립니다. (단, 단순 변심 및 실수로 인한 환불은 되지 않습니다.)
· 파일이 열리지 않거나 브라우저 오류로 인해 다운이 되지 않으면 고객센터로 문의바랍니다.
· 다운로드 받은 파일은 참고자료로 이용하셔야 하며,자료의 활용에 대한 모든 책임은 다운로드 받은 회원님에게 있습니다.

저작권안내

카테고리 : 레포트 > 공학,기술계열
파일이름 :디지털논리회로 - 고속 동작 곱셈기.doc
문서분량 : 7 page	등록인 : leewk2547
문서뷰어 : MS-워드뷰어프로그램	등록/수정일 : 14.06.05 / 14.06.05
구매평가 :	다운로드수 : 0

디지털논리회로 - 고속 동작 곱셈기 설계

판매가격 : 2,000 원