해피레포트 - 논리게이트 - VHDL 설계 언어 실습

카테고리 : 레포트 > 공학,기술계열 파일이름 :논리게이트 - VHDL 설계 언어 실.hwp 문서분량 : 26 page 등록인 : leewk2547 문서뷰어 : 한글뷰어프로그램 등록/수정일 : 14.01.19 / 14.01.19 구매평가 : 다운로드수 : 0 판매가격 : 2,000 원

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보고서설명
library ieee; use ieee.std_logic_1164.all; entity andgate is port( sw1 : in std_logic; sw2 : in std_logic; led : out std_logic); end andgate; architecture sample of andgate is begin led <= sw1 and sw2; end sample;

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library ieee; use ieee.std_logic_1164.all; entity system is port(k1,k2,k3 : in bit; y_out : out bit); end system; architecture sample of system is sgnal cn : bit ; begin cn <= k1 nand k2; y_out <= cn xor k3; end sample; library ieee; use ieee.std_logic_1164.all; entity sys_var is port (a, b, c : in bit; y_out : out bit); end sys_var; architecture sample of sys_var is begin process (a, b, c) variable temp : bit; begin temp :=1; temp :=a and temp; temp :=b and temp; temp :=c and temp; y_out <= temp; end process; end sample;

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