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VHDL 설계 언어 실습(문법적용)
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VHDL 설계 언어 실습(문법적용).hwp
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- 보고서설명
- library ieee;
use ieee.std_logic_1164.all;
entity logic1 is
port(a,b,c :in bit;
y :out bit);
end logic1;
architecture sample of logic1 is
signal w, x : bit;
begin
no1: process(a,b)
begin
if (a=1) or (b=1) then w <= 1;
else w <=0;
- 본문일부/목차
- library ieee;
use ieee.std_logic_1164.all;
entity over_write is
port ( a,b : in bit;
z : out bit);
end over_write;
architecture sample of over_write is
begin
process (a,b)
begin
z <= a and b;
z <= a or b;
end process;
end sample;
process 문 내에서 signal값의 대입은 즉시 대입되어지는 것이 아니라 end process문을 빠져나가야만 해당 signal의 최종 값이 확정된다. 따라서 signal z 에 두 개의 파형 a and b 와 a or b 를 순차적으로 인가되면 앞 파형은 뒷 파형에 의해 overwrite되어 최종적으로 z <= a or b 가 된다.
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- #VHDL 설계 언어 실습
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