해피레포트 - 직접회로 설계 - 밀러 오피앰프 설계 보고서

카테고리 : 레포트 > 공학,기술계열 파일이름 :직접회로 설계 - 밀러 오피앰프 설계.hwp 문서분량 : 4 page 등록인 : leewk2547 문서뷰어 : 한글뷰어프로그램 등록/수정일 : 13.04.25 / 13.04.25 구매평가 : 다운로드수 : 1 판매가격 : 2,000 원

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보고서설명
miller op amp 는 2단 증폭기이다. 첫 번째 stage는 diffrential pair 이고 두 번째 stage는 CS 증폭기이다. 첫 번째 stage에서 diffrential pair에 active load로 이루어진다. 이 회로는 보통 20~60 v/v 의 전압 이득을 갖고 있다. 여기서 diffrential pair는 전류 source Q5에 의해 bias 되고 이것은 Q8, Q5, Q7으로 구성된 current mirror의 두 출력 트랜지스터의 중의 하나이다. current mirror는 Iref에 의해 전류가 공급되는데 Iref는 음의 전원 전압 -Vss에 또는 더 정밀한 음의 전압이 칩내부에 있을 경우에는 이것에 정밀 저항을 연결하여 만든다.

본문일부/목차
두 번째 단은 공통 소스 트랜지스터 Q6과 그 전류원 부하 Q7로 구성되어 있는데 이득은 보통 50~80 v/v까지이다. 또 두 번째 단은 연산 증폭기의 주파수 특성을 보상하는 역할도 한다. negative feedback에 인가되는 양과 무관하게 연산 증폭기가 안정적으로 동작하게 하려면 open-loop 이득이 -20dB/decade의 기울기로 주파수에 따라 감소하도록 연산 증폭기를 만들어야 한다. 현재의 회로에서는 이를 보상하기 위해 capacitance Cc를 두 번째 단 증폭용 transistor Q6의 negative feedback 경로에 연결하였다. 적절하게 잘 설계하지 않으면 그림의 CMOS 연산 증폭기 회로는 dc offset voltage를 나타낸다. gain은 약 83.55 dB로 15019 v/v 가 나왔다. 마진을 두어서 Vov를 0.1로 잡아서 gain이 생각보다 높게 나왔다. 위 계산과정에서 예측한 gain 10000보다 조금 더 높다. 이는 Va 추출과정에서 오차가 발생하기 때문이다. 이는 위 회로 중 2번인 diffrential mode에서 측정한 것으로 입력에 1v를 넣고 출력의 volatage를 측정한 것이다. 입력이 1이므로 출력이 곧 gain이 된다. dB 떨어지는 지점을 측정해보았다. 83.55 dB에서 3 dB 떨어지는 지점이므로 80.55 dB 부근인 80.65 dB에서 주파수를 측정해보았다. 대략 562.3 kHz가 나왔다. 위 설계과정에서 계산한 620.7 kHz ( fp1 )와 오차가 발생하였다. 이는 우리가 모스펫의 파라미터를 사용할 때 3개의 캐패시턴스만 고려했기 때문이다. 실제로는 더 많은 캐패시턴스가 존재한다.

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