해피레포트 - [디지털시스템] VHDL을 이용하여 ALU[Arithmetic logic unit]을 설계

카테고리 : 레포트 > 공학,기술계열 파일이름 :[디지털시스템] VHDL을 이용하여.hwp 문서분량 : 9 page 등록인 : leewk2547 문서뷰어 : 한글뷰어프로그램 등록/수정일 : 12.06.13 / 12.06.13 구매평가 : 다운로드수 : 1 판매가격 : 1,800 원

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보고서설명
산술논리 연산장치 ALU는 중앙처리장치의 일부로서 컴퓨터 명령어 내에 있는 연산자들에 대해 연산과 논리동작을 담당한다. 일반적으로 ALU는 입력된 연산자와, 현재 더해지고 있는 연산자, 누산기에 저장된 결과, 그리고 시프트된 결과들을 저장하기 위한 공간을 가지고 있으며, ALU내의 비트의 흐름과, 그 안에서 수행된 연산들은 게이트 회로에 의해 통제되는데, 게이트 회로는 다시 각 연산코드에 대해 특별한 알고리즘이나 순서를 사용하는 순차 논리장치에 의해 통제 된다.

본문일부/목차
먼저 Logic unit block, Arithmetic Unit block, Mux block, Shifter block을 각각 설계하였습니다. 그리고 ALU라는 이름을 가진 Top block을 만들어 각 입출력 포트들을 내부에서 시그널을 통하여 이어주었습니다. 시뮬레이션은 각 block 단위로 먼저 수행하여 정상 동작 여부를 확인한 후 각 block을 결합한 Top block에 대한 시뮬레이션을 실시하였습니다. 간편한 시뮬레이션을 위하여 ALU 블록에 대한 Testbench를 만들었고, 각 블록에 사용된 조건문은 다양한 조건문 중 IF문을 사용하였습니다. 최종적으로 시뮬레이션 완료 후 Synplify 툴을 이용하여 합성을 실시하였습니다. Logic unit block에 대한 VHDL Code와 시뮬레이션 결과입니다. 입력된 A, B 신호는 각각 00001111, 00110011로 지정해 주었고, sel 값이 00, 01, 10, 11로 변함에 따라 어떤 동작이 하는지 확인해 보았습니다. sel 값이 00인 경우 출력 logic_unit 값이 A와 B의 AND 연산, 01인 경우 A와 B의 OR 연산, 10인 경우 A와 B의 XOR 연산, 11인 경우 A의 보수 연산을 수행하고 있습니다. ALU Function Table과 비교해 보았을 때 정상적으로 동작하고 있음을 확인 할 수 있습니다. - Arithmetic unit block의 VHDL Code와 시뮬레이션 결과입니다. VHDL에서 각 조건을 나타내는 조건문은 IF문을 이용하였습니다. 시뮬레이션시 입력된 A, B 신호는 각각 00001111, 00110011로 지정해 주었고, sel값과 c_in(carry in)값에 따라 수행하는 동작을 확인해 보았습니다. sel 값이 00이고 c_in값이 0인 경우 출력 arithmetic_unit 값이 A, sel 값이 00이고 c_in값이 1인 경우 A+1, sel 값이 01이고 c_in값이 0인 경우 A+B, sel 값이 01이고 c_in값이 1인 경우 A+B+1, sel 값이 10이고 c_in값이 0인 경우 B의 1의 보수, sel 값이 10이고 c_in값이 1인 경우 A-B, sel 값이 11이고 c_in값이 0인 경우 A-1, sel 값이 11이고 c_in값이 1인 경우 A를 가진다는 사실을 확인 할 수 있으며, ALU Function Table과 일치합니다. - 2X1 멀티플렉스에 대한 VHDL Code와 시뮬레이션 결과입니다. IF문을 이용하여 간단하게 작성하였고, logic_unit과 arithmetic_unit은 각각 00001111, 00110011의 8bit 신호를 주었습니다. sel 신호가 0인 경우 arithmetic_unit 값이 출력으로 나가고, 1인 경우 logic_unit 값이 출력으로 나가는 것을 확인 할 수 있습니다.

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