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카테고리 : 레포트 > 공학,기술계열 파일이름 :verilog 시계[디지털 논리 회로.hwp 문서분량 : 15 page 등록인 : leewk2547 문서뷰어 : 
한글뷰어프로그램등록/수정일 : 12.04.06 / 12.04.06 구매평가 : 
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- 보고서설명
- 기본시계제작(0.1초~1분단위, 스탑워치)제작모듈파일입니다.
시뮬레이션캡쳐화면까지 포함된 보고서입니다.
기본시계제작(0.1초~1분단위, 스탑워치)제작모듈파일입니다.
시뮬레이션캡쳐화면까지 포함된 보고서입니다.
- 본문일부/목차
- `timescale 100ns/1ns
module timer_go
(c1k,reset,comma_a,sec_b,sec_a,min_b,min_a,hour_b,hour_a,night_a,c1k_b,c1k_c);
input c1k,reset;
output [5:0] comma_a, sec_b, min_b, hour_b;
output [4:0] sec_a, min_a;
output [2:0] hour_a;
output [3:0] night_a;
output c1k_c;
output [17:0] c1k_b;
- 연관검색어
- 디지털논리회로
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