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  • 공학,기술계열

  • VHDL을 사용한 동기화 계수기(Synchronous Counter) 설계

  • synchronous_counter.hwp
  • 등록인 dhk1231
  • 등록/수정일 11.06.17 / 11.06.17
  • 문서분량 9 페이지
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보고서설명
입력되는 하나의 클럭을 이용하여 4개의 분주기에서

각각 10, 100, 1000, 10000 분주되는 동기화 계수기를 작성하였습니다.

간단한 회로 설계도로 회로를 알기 쉽게 나타내었으며,

본 설계를 위해 필요했던 각각의 코드를 상세하게 설명하고 정리 했습니다.

본문일부/목차
1. 과제 설명

- 본 과제에 대한 작성자의 방향과 설계 회로도에 대한 설명이 있습니다.

2. Source Code

- 소스 코드 입니다.

3. Test Bench Code

- 테스트 벤치 코드 입니다.

4. Wave 파형

- 결과 파형 입니다.
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