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| 레포트 |
 VHDL 설계 언어 실습(문법적용) [새창]
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| [공학,기술계열] 등록일: 2014/01/19 | 등록자: leewk2547 | 판매가격: 2,000 원 |
| library ieee; use ieee.std_logic_1164.all; entity logic1 is port(a,b,c :in bit; y :out bit); end logic1; architecture sample of logic1 is signal w, x : bit; begin no1: process(a,b) begin if (a=1)... |
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| 논리게이트 - VHDL 설계 언어 실습 [새창]
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| [공학,기술계열] 등록일: 2014/01/19 | 등록자: leewk2547 | 판매가격: 2,000 원 |
| library ieee; use ieee.std_logic_1164.all; entity andgate is port( sw1 : in std_logic; sw2 : in std_logic; led : out std_logic); end andgate; architecture sample of andgate is begin led <= sw1 and... |
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